造一颗 AI 芯片 = 前 8 步通用工艺（从沙子里的硅到一片晶圆上的电路）+ 后 4 步 AI 专属工艺（GPU die 单造 · HBM 堆叠 · CoWoS 集成 · 成品）。 前 8 步是所有芯片共用的物理常识——理解了这 8 步，你就能读懂几乎所有半导体研报里的术语。
把纯度 99.9999999%（俗称"9N"）的高纯多晶硅放进坩埚，加热到约 1420°C 熔成液体。用一根"籽晶"接触液面，一边慢慢转、一边慢慢往上拉——籽晶带出来的液体沿着籽晶的晶格方向凝固，长成一根直径 8 寸 / 12 寸的圆柱硅锭（重达几百公斤）。这个方法叫 Czochralski 法。
硅锭的纯度和晶体完整性直接决定芯片良率的天花板。纯度差一个数量级，后面几十道工序做得再精细也白搭。这是整条产业链最上游的物理基础——沙子在这一步变成"电子级硅"。
把硅锭切成薄圆片（每片厚度 <1mm），再把两面用 CMP 化学机械抛光成"镜面"级平整——每张晶圆表面粗糙度要小于一个原子层。这就是俗称的 12 寸晶圆（300 mm wafer），是后面所有工序的"画布"。
晶圆的平整度直接决定光刻精度。7 nm 以下的先进制程对晶圆表面平整度极度苛刻，稍有偏差就会导致后面光刻胶曝光失败。这是"物理准备"的最后一步。
在旋转的晶圆表面滴一层光刻胶（photoresist）——一种对特定波长光敏感的高分子液体，靠离心力涂成均匀薄膜，然后烘干。光刻胶的作用类似"胶片"：曝光后被光照到的部分会发生化学变化。
光刻胶是光刻工艺的"底片"。7 nm 以下要用 EUV（13.5 nm 波长）专用胶——分子级别的均匀性和曝光响应精度决定芯片能不能做到那么小的线宽。这也是从 STEP 3 开始，STEP 3–7 会循环 60–100 次——每循环一次，硅片上就多一层电路。
用光源（DUV 用 193 nm 深紫外，EUV 用 13.5 nm 极紫外）穿过一张"掩膜版"——上面刻着当前这一层的电路图案——透过一组精密透镜缩小 4 倍投影到晶圆的光刻胶上。被光照到的胶发生化学变化，冲洗后就"显影"出电路图案。
光刻是整个芯片制造中最贵、最难、最卡脖子的一步。一台 EUV 光刻机 5000 万美元，High-NA EUV 一台超 3 亿美元。7 nm 以下没有 EUV 就做不出来——而 EUV 光刻机全球唯一供应商是 ASML。
用等离子体（plasma）或化学气体把晶圆上没有被光刻胶保护的硅或氧化物刻掉——就像雕版印刷。刻蚀分"干法"（等离子体轰击）和"湿法"（化学溶液腐蚀）。留下来的部分就是电路的"沟槽"或"图形"。
刻蚀决定电路的线宽精度和边缘锐利度。先进制程晶体管越做越立体（FinFET → GAA），刻蚀步骤数量急剧上升——2nm 一颗芯片要经过 1500+ 次刻蚀步骤。这带来了整个设备市场的高景气度。
两件事在这一步完成：一是薄膜沉积——用化学气相沉积（CVD）、物理气相沉积（PVD）或原子层沉积（ALD）把金属层、绝缘层、导电层"长"到晶圆上；二是离子注入——把硼、磷等杂质原子高能"打进"硅里，改变导电性（让硅变成 P 型或 N 型半导体）。
一颗现代芯片有 60–100 层不同材料堆起来。每层的厚度、纯度、界面质量直接决定晶体管的开关速度和能耗。3 nm 以下用了大量 ALD——一次只沉积一个原子层，成本随之飙升。
每完成一层沉积或刻蚀，晶圆表面会变得凹凸不平——就没法进入下一轮光刻。用化学机械抛光（CMP）——磨料 + 抛光液 + 抛光垫共同作用——把当前层磨平到原子级。之后再用超纯水和化学试剂清洗掉残留颗粒。
CMP 是循环工艺的关键节点：每一次 CMP 完成，晶圆就可以进入下一次光刻循环，长出下一层电路。一颗 3 nm 芯片可能经过 30 次以上 CMP。抛光液（slurry）和垫片是耗品市场，随制程升级持续扩容。
循环完 60–100 层，晶圆上已经形成了几百上千颗裸 die（芯片粒）。用测试机逐颗探针测试：功能是否正常、频率是否达标、有没有物理缺陷。合格的打勾，坏的做记号。然后用金刚石刀或激光把晶圆切成一颗颗独立的 die。
晶圆测试环节的良率直接决定芯片的实际成本——如果一片 12 寸晶圆能切 60 颗 GPU die，但良率只有 50%，那单颗 die 的成本会翻倍。Advantest（爱德万）几乎垄断了先进 SoC 测试机市场，是这个环节的"隐形收费站"。
前 8 步是物理和化学——把沙子变成有电路的硅片。
你还没造出 AI 芯片，你只造出了"一颗普通的芯片"。
把上面 Part 1 的 8 步在 TSMC 台积电 的 4nm / 3nm 先进工厂里跑一遍——只是每一步的精度都推到当前工艺的极限。造出一颗 约 800 mm² 的裸 GPU die（H100/B200 那么大的芯片）。这一步和造 CPU、造 SoC 用的是同一套技术，只是规模更大、复杂度更高。
先进制程产能是刚性瓶颈——一台 EUV 光刻机年产能有限，一座 3nm Fab 的月产能就那么多。NVIDIA 想扩产，本质是求台积电分配更多产能，而不是花更多钱就能立刻做出来。这是理解 AI 芯片"缺货"的第一层原因。
存储原厂（SK 海力士/美光/三星）先用上面 Part 1 的工艺造出 8～12 层 DRAM die，然后：
① 每层 die 打出硅通孔（TSV）——像楼房的电梯井；
② 用 MR-MUF 键合材料把每层"焊"在一起，形成 3D 立方体；
③ 底部加一颗"逻辑 base die"作为总线接口。
结果就是一颗 HBM3e / HBM4 立方体——外表看起来像一个小方块。
HBM 是 AI 芯片第二个刚性瓶颈——GPU 再快，也要有足够高带宽的存储把数据喂进来。HBM 供给已经被三家全部锁死到 2026 年。SK 海力士的 MR-MUF 键合工艺是它 62% 份额的核心壁垒，三星至今没完全追上。
把 STEP 09 造好的 GPU die + STEP 10 堆好的 HBM cube 一起装到一片"硅中介层（silicon interposer）"上——这片中介层就像一块"电路小主板"，让 GPU 和 HBM 通过极短、极密的走线直接通信。然后把整个封装焊到一块 ABF 载板上——就是最终能装进服务器的H100/B200 芯片模组。
CoWoS 是 AI 芯片第三个刚性瓶颈，也是最大的一个——GPU 和 HBM 都有产能，但没有 CoWoS 就没法组装到一起。台积电的 CoWoS 是全球唯一大规模量产的路径。整个 AI 硬件行业当前最重要的一个数字就是：TSMC 明年能开多少 wafer 的 CoWoS 产能。
对封装好的芯片模组做最终功能测试——把它插到测试台上，跑一遍完整的算力/带宽/功耗测试。合格的贴上 NVIDIA / AMD 的标签，出货给OEM/ODM 服务器厂（Supermicro、鸿海、工业富联等）组装成 DGX / MGX / NVL72 机柜，最终交给云厂商和大模型公司。
这一步的 Advantest 高端测试机 是最后一道收费站。此外，从这里开始产业链的钱开始向下游服务器/散热/电源分配——一台 NVL72 机柜价值约 300 万美元，其中一半以上是 GPU 和 HBM 的成本，剩下的分给整机、液冷、电源、PCB。
看懂这 12 步，你就知道 AI 芯片为什么涨价、为什么缺货——
它不是软件可以印钞，是物理产能的账。
Silicon & Compute · Vol.001